دسترسی نامحدود
برای کاربرانی که ثبت نام کرده اند
برای ارتباط با ما می توانید از طریق شماره موبایل زیر از طریق تماس و پیامک با ما در ارتباط باشید
در صورت عدم پاسخ گویی از طریق پیامک با پشتیبان در ارتباط باشید
برای کاربرانی که ثبت نام کرده اند
درصورت عدم همخوانی توضیحات با کتاب
از ساعت 7 صبح تا 10 شب
ویرایش: 1
نویسندگان: Duncan Moore Henry Walker (auth.)
سری: The Springer International Series in Engineering and Computer Science 33
ISBN (شابک) : 9781441952011, 9781475719314
ناشر: Springer US
سال نشر: 1987
تعداد صفحات: 214
زبان: English
فرمت فایل : PDF (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود)
حجم فایل: 5 مگابایت
کلمات کلیدی مربوط به کتاب شبیه سازی بازده برای مدارهای مجتمع: مهندسی به کمک کامپیوتر (CAD، CAE) و طراحی، مهندسی برق
در صورت تبدیل فایل کتاب Yield Simulation for Integrated Circuits به فرمت های PDF، EPUB، AZW3، MOBI و یا DJVU می توانید به پشتیبان اطلاع دهید تا فایل مورد نظر را تبدیل نمایند.
توجه داشته باشید کتاب شبیه سازی بازده برای مدارهای مجتمع نسخه زبان اصلی می باشد و کتاب ترجمه شده به فارسی نمی باشد. وبسایت اینترنشنال لایبرری ارائه دهنده کتاب های زبان اصلی می باشد و هیچ گونه کتاب ترجمه شده یا نوشته شده به فارسی را ارائه نمی دهد.
در تابستان 1981 از من خواسته شد که امکان ساخت یک ریزپردازنده ترانزیستوری 600000 را در سال 1985 در نظر بگیرم. واضح بود که این فناوری تنها قادر به تولید 100000-200000 تراشه ترانزیستوری با بازده قابل قبول خواهد بود. رام ذخیره سازی کنترل تقریباً نیمی از مساحت تراشه را اشغال می کرد، بنابراین من به فکر اضافه کردن ردیف ها و ستون های اضافی برای افزایش بازده رام بودم. فیوزهای پلی سیلیکونی برنامه ریزی شده لیزری برای سوئیچ بین مدارهای خوب و بد استفاده می شود. از آنجایی که تنها نیمی از منطقه تراشه دارای افزونگی خواهد بود، من نگران بودم که افزایش بازدهی بر هزینه های افزایش یافته آزمایش و برنامه ریزی افزونگی بیشتر نباشد. فناوری ساخت هنوز وجود نداشت، بنابراین من نتوانستم به طور تجربی مزایای افزونگی را تأیید کنم. وقتی این فناوری در دسترس قرار گرفت، در برنامه توسعه برای صرف زمان برای اجرای تراشه های آزمایشی خیلی دیر می شد. تجزیه و تحلیل بازده باید به صورت تحلیلی یا شبیه سازی انجام می شد. تکنیکهای تحلیل بازدهی، دقت کافی را برای برخورد با ساختارهای پیچیده ارائه نمیدهند. تکنیکهای شبیهسازی موجود در آن زمان بسیار کار فشرده بودند و برای حافظههای اضافی و دیگر ساختارهای بسیار منظم مناسبتر به نظر میرسیدند [Stapper 80J. من شبیهسازیای میخواستم که به من اجازه دهد بازده طرحبندیهای اضافی دلخواه را ارزیابی کنم، از این رو، چنین شبیهسازی را طرحبندی یا شبیهساز بازده نامیدم. از آنجایی که نتوانستم کسی را متقاعد کنم که چنین شبیهسازی را برای من بسازد، خودم شروع به تحقیق کردم.
In the summer of 1981 I was asked to consider the possibility of manufacturing a 600,000 transistor microprocessor in 1985. It was clear that the technology would only be capable of manufacturing 100,000-200,000 transistor chips with acceptable yields. The control store ROM occupied approximately half of the chip area, so I considered adding spare rows and columns to increase ROM yield. Laser-programmed polysilicon fuses would be used to switch between good and bad circuits. Since only half the chip area would have redundancy, I was concerned that the increase in yield would not outweigh the increased costs of testing and redundancy programming. The fabrication technology did not yet exist, so I was unable to experimentally verify the benefits of redundancy. When the technology did become available, it would be too late in the development schedule to spend time running test chips. The yield analysis had to be done analytically or by simulation. Analytic yield analysis techniques did not offer sufficient accuracy for dealing with complex structures. The simulation techniques then available were very labor-intensive and seemed more suitable for redundant memories and other very regular structures [Stapper 80J. I wanted a simulator that would allow me to evaluate the yield of arbitrary redundant layouts, hence I termed such a simulator a layout or yield simulator. Since I was unable to convince anyone to build such a simulator for me, I embarked on the research myself.
Front Matter....Pages i-xi
Introduction....Pages 1-7
Background....Pages 9-17
Defect Models....Pages 19-36
Defect Statistics....Pages 37-49
Fault Analysis....Pages 51-85
VLASIC Implementation....Pages 87-130
Redundancy Analysis System....Pages 131-147
Fabrication Data....Pages 149-171
Conclusions and Current Research....Pages 173-187
Back Matter....Pages 189-209