High Level Synthesis of ASICs under Timing and Synchronization Constraints

سنتز مدارهای دیجیتال به کمک رایانه از مشخصات سطح رفتاری، ابزار مؤثری برای مقابله با افزایش پیچیدگی طراحی سخت افزار دیجیتال ارائه می دهد. سنتز سطح بالای ASICتحت محدودیت‌های زمان‌بندی و همگام‌سازی به جنبه‌های نظری و عملی در طراحی یک سیستم سنتز سطح بالا می‌پردازد که توصیف سطح رفتاری سخت‌افزار را به پیاده سازی همزمان در سطح منطق متشکل از گیت های منطقی و ثبات ها.
سنتز سطح بالای ASICها تحت محدودیت‌های زمان‌بندی و همگام‌سازیبه مسائل خاصی در استفاده از تکنیک‌های سنتز سطح بالا در طراحی ASIC می‌پردازد. این مکمل نتایج قبلی به دست آمده در سنتز پردازنده های همه منظوره و سیگنال است، جایی که طراحی مسیر داده از اهمیت بالایی برخوردار است. در مقابل، طرح‌های ASIC اغلب با طرح‌های کنترل پیچیده برای پشتیبانی از ارتباط و هماهنگ‌سازی با محیط مشخص می‌شوند. طراحی ترکیبی واحد کنترل مسیر داده کارآمد سهم عمده این کتاب است.
سه الزام در مدل‌سازی طرح‌های ASIC مهم هستند: همگامی، همگام‌سازی خارجی، و محدودیت‌های زمان‌بندی دقیق. هدف کار پژوهشی. ارائه شده در اینجا برای توسعه یک مدل سخت افزاری است که این الزامات و همچنین الگوریتم های سنتز که بر روی این مدل سخت افزاری کار می کنند را در بر می گیرد.
مشارکت های این کتاب هم به نظریه و هم به اجرای الگوریتم برای سنتز سخت افزار می پردازد.

Computer-aided synthesis of digital circuits from behavioral level specifications offers an effective means to deal with increasing complexity of digital hardware design. High Level Synthesis of ASICsUnder Timing and Synchronization Constraints addresses both theoretical and practical aspects in the design of a high-level synthesis system that transforms a behavioral level description of hardware to a synchronous logic-level implementation consisting of logic gates and registers.
High Level Synthesis of ASICs Under Timing and SynchronizationConstraints addresses specific issues in applying high-level synthesis techniques to the design of ASICs. This complements previous results achieved in synthesis of general-purpose and signal processors, where data-path design is of utmost importance. In contrast, ASIC designs are often characterized by complex control schemes, to support communication and synchronization with the environment. The combined design of efficient data-path control-unit is the major contribution of this book.
Three requirements are important in modeling ASIC designs: concurrency, external synchronization, and detailed timingconstraints. The objective of the research work presented here is to develop a hardware model incorporating these requirements as well as synthesis algorithms that operate on this hardware model.
The contributions of this book address both the theory and the implementation of algorithm for hardware synthesis.